ＰＬＬに関してはいろいろ実験を重ねてきましたが、そろそろ、ＤＤＳと組み合わせて「形あるもの」にしたいと思っています。ただし、ＤＤＳはご存知のとおり雑音の巣ですので、高純度のＰＬＬシンセサイザーと組み合わせるには、いろいろな点に配慮しないといけません。少し、時間をかけて、ゆっくり、着実に進めていこうと思います。

＜局部発振器の構成＞　【2004.10.24】

　以前にＤＤＳの逓倍用に検討していた回路があります。以下のような構成図で、３逓倍で95ＭＨｚ近辺を生成しようと画策していました。これは、ＡＤ9850をオーバークロックで用いていました。実際、昔の受信実験系で、50ＭＨｚの受信をさせてみましたが、感度劣化、スプリアス受信もなく、とりあえずは使えることが解りました。これで、局部発振器を構成する最低限の担保ができていたわけです。この構成で、低い周波数を生成してＰＬＬに加えれば、ＤＤＳ-ＰＬＬの実験ができるはずです。

ＤＤＳ逓倍用ユニットの構成




とりあえず動作確認用にシャーシーに仮組みしたユニット類



10.24ＭＨｚのスペクトラム

　ただ、これだけですと、すでにいろいろな回路を組み合わせて、アッセンブルしてあるので、雑音が出ている場合、切り分けがかなり難しいことになります。ということで、個別回路でＤＤＳ回路を構成することも考えて見ました。[方法１]としては８バンドＴＲＸに使っているＤＤＳを用いて、これをＰＬＬに入力するもの、[方法2]としてはオーバークロックを遊んだＡＤ9851を用いて、ＰＬＬに入力する方法、さらに[方法３]として、上記のＤＤＳ逓倍用ユニットを流用することとします。いろいろ遊んで、最良の方法を選択してみようと思います。

ＤＤＳ-ＰＬＬの回路構成　（方法１と方法２）

＜方法１：8band-TRXのDDSを利用＞　【2004.10.31】

　まず、一番確実そうなのが8バンドTRXからリファレンスをもらってPLLに供給する方法です。なぜなら、リファレンス周波数が10ｋHz近辺と低いですが、すでに外付けPLLローカルで実施したことがあるからです。ただ、リファレンスとして十分な低雑音性があるかどうかについては自信がありませんでした。ま、なにはともあれやってみることにします。

　方法は上図のとおりでBPFは当座はLCのBPFが使えるか試してみます。以前はここにセラミックフィルター（BW:350ｋHzくらい）を用いてDDS信号のクリーンアップをやっていましたが、今回は若干１VCOあたりの周波数変化幅が大きいので、LCのBPFでトライします。たとえばリファレンス入力を10.7MHｚにすると約2MHｚ程度は通過帯域が必要になるためです。下に示したBPFは、昔、用途は忘れましたが、中心周波数が10-12MHｚくらいの帯域制限用に作ったものです。

並列共振型3連BPF



3連BPFの特性
CF:10.7MHｚ　SPAN:20MHｚ

　さて、こんな感じで９７MHｚのPLLを組んでみました。それを以下に示します。DDSで生成された１０．７MHｚの信号はMC145152のリファレンスカウンターで1/64されて、約170ｋHz近辺の位相比較周波数になります。これでVCOのバンド内でロックがかかるように、A/Nカウンタの値を設定します。

	近傍特性 　　Span:1kHz 　　RBW:10Hz 若干、５０Hｚの高調波が確認できるが、十分な特性と考えていいのではないか。
	広域特性 　　Span:1MHz 　　RBW:3ｋHz スプリアスは見当たらない。きれいな特性である。
	DC-200MHｚ特性 　　CF:100MHｚ 　　Span:200MHz 　　RBW:10ｋHz 上図同様にスプリアスは見当たらない。きれいな特性である。右端に2次の高調波が-20ｄBくらいで見える

　このように、ウェルパインのDDSで簡単にきれいなPLLを組むことができました。ただし、スペアナノイズレベル以下のスプリアスはわかりませんので、最終的にはRXに組んでみないと、なんとも言えません。このDDSは周波数コントロール回路をスタティックなロジックICで組んでいるために、残留雑音は少ないと考えられます。そこで、CPUを使った場合はどうなるか懸念されるところですが、これについては次回に検討することにします。

＜方法２及び方法３についての試行錯誤＞　【2004.11.13】

　この２週間、方法２と３について試行錯誤の実験を繰り返していました。まず、方法２については単にPICをつないだだけですが、擬似的にポートスキャンやデータ出力のルーチンを動かして、CPUが実働状態で実験しました。この場合、ノイズ混入があるかと思ったのですが、PLLへのリファレンス信号を十分大きな値（数Vｐ-ｐ）にすれば、ほとんどPLLの信号純度に影響しないことがわかったので、ここではデータ提示はしません。

　方法３については、相当てこずりました。実は、方法２ではDDSがAD9851でバランス出力のため、DDS出力が比較的大きいのですが、方法３に用いたAD9850はシングルエンド出力のままなので数百ｍVの出力しかありません。これをフィルタリングして、さらにレベルが数ｄB下がって、PLLのリファレンスに入力していたために、VCOはロックはするものの、C/Nの極めて悪いノイジーなPLLになってしまいました。最初にこの状態に陥ったときは、原因がわからず「もうだめか」とあきらめかけてしまいました。

　しかし、この手の話は、時間を置いて冷静になって分析していくと、いつかは悪い原因がわかることが多いのです。もともと、リファレンスが10ｋHzで実現してるのだから、それから変化している部分を徹底的に洗えば、特性の悪い原因が見えてくるはずです。今回は、そのリファレンス信号レベルとフィルターの特性がそれに当たります。

　さて、試行錯誤の経過をうだうだ書いても、あまり参考にならないでしょうから、結果だけを提示しておきます。PLL局発の最終形態に近い構成として（方法３）、PLLの入力にPIC16F877とAD9850を用いたDDS逓倍ユニットを接続した形で一応の特性を得ることができました。

PLLの基準入力にDDS逓倍ユニットを流用

　これはクロックが167.77216MHｚでDDS出力は約10.7MHｚ、PLLの位相比較周波数は前回と同じく170ｋHz近辺、VCOの発振周波数は96MHｚ帯、周波数ステップ（ロータリーエンコーダの１クリックあたり）はまだ、350Hz近辺になっています。プログラムは以前に作った逓倍用のものを流用しているために、実際に使うためには、周波数ステップを100Hz/10Hz切り替えにするとか、いろいろ追加しないといけないのですが、まずは、受信機と結合して、所定の特性が出るまでは、細かいつめは後回しにしたいと思っています。さて、この特性を以下に示します。

	近傍特性 　　Span:1kHz 　　RBW:10Hz 前回と同じく、５０Hｚの高調波が確認できるが、十分な特性と考えていいのではないか。
	広域特性 　　Span:1MHz 　　RBW:3ｋHz スプリアスは見当たらない。きれいな特性である。前回よりC/Nが5ｄBくらい良好。
	DC-200MHｚ特性 　　CF:100MHｚ 　　Span:200MHz 　　RBW:30ｋHz 　前回同様にスプリアスは見当たらない。きれいな特性である。右端に2次の高調波が-20ｄBくらいで見える

　先にも書きましたが、DDS逓倍ユニットは出力が低いので、フィルターのあとに実験用の2SC1426のプッシュプルアンプ（ゲインは18ｄB）を入れています。これはあまりに大げさなのでC1906程度のアンプか、あるいは2SK241のバンドパスアンプ（３−４連のLC利用型）にするつもりです。

　上図を見て解るとおり、基本的な特性は押さえられたようです。問題があるとすれば、スペアナで表示できないレベルの雑音ですが、VCOの出力にもLCのBPFをかけるつもりなので、何とかなるのでは？と考えています。一応、これでDDS-PLLに見通しがたったような気がしています。

＜各バンドのパラメータ設定＞　【2004.11.27】

　このごろは、休みになるとあちこち遠出をしています。当初は十分だと思っていたパワーにも今ではまったく馴れてしまって、維持できるならいくらでも馬力は欲しいと思いはじめました（→なんだかリンクいただいてるF&Fのウェブマスターに似てきたなぁ！）。

　さて、DDS+PLLをいじくりまわしていろいろわかってきました。まだ受信機に接続していませんが、最終形に近いパラメータを記述しておこうと思います。（どっかでこれではだめと判明したら、さっさと変更します）

　まず、DDSのクロックですが、心情的にはなるべく低い周波数のほうが余計な雑音を撒き散らさないのでいいのでは？と思われますが、まったく逆の結果になりました。というのは、やっぱり、DDS出力につないだクリーンアップ用のフィルタの「でき」がかなりPLLのC/Nに影響してくることがわかったのです。このBWを大きくすると余計な雑音を拾います。また帯域外減衰量がブロードだと、DDSのいろんな高調波がVCOに乗ってきます。さらにクロック周波数が低いとDDSのスプリアスも低い周波数には多く存在します。これが、クロック周波数が低くてブロードなBPFを使うとNGな理由のようです。

　ここは、DDSのどのスプリアスがPLL-VCOにどういう風に写像されるかというのは同定するのが難しく、なんとも定性的に、BWが狭くて帯域外減衰特性が急峻なものがいいとしかいえません。以前の８バンドTRX用のDDS-PLL局発は、10.7MHｚのセラフィルを２段もかまして良好な特性を得ました。しかし今回は3.5-21MHｚのジェネカバ受信を狙っているので、PLL（VCO）の周波数可変範囲が1VCOあたり10MHｚ程度と大きく、リファレンスのためのPLLの入力（DDSの出力）を10MHｚ近辺にとると、その周波数可変範囲＝BWは2MHｚ程度になります。このFoとBWで急峻なLCフィルタを作るのは、結構骨が折れます。このBPFがいい加減だと、VCOの出力は悲惨で、一時は近傍C/N=-40ｄBなんて恐ろしい状態にも陥りました。

いろいろ思考（のつもり）錯誤して決定したパラメータを以下に示します。

　結局クロックは昔のDDS逓倍ユニットで使ったものを用いました。60MHｚ、120MHz近辺で2＾N*X　（Xは分数もあり）　という周波数で試験しましたが、先のBPFの特性が良好でないせいか、VCOに写像されるスプリアスが大きく、使用を断念しました。結果的には１つのクロック周波数で異なる３バンドのVCOを高品位に位相ロックできます。クロックを高く、DDS生成周波数を低く・・というのがいい結果を生むようです。

　VCOはいままで作ってきた３種類です。95-99MHｚ用、54-67MHｚ用、48.5-55MHｚ用となります。それぞれのVCOにおけるパラメータを記してあります。96MHz帯はループゲインが減少し、また66MHz帯では位相比較周波数が高くなるため、C/Nや安定度に影響が出るかなと思いましたが、作ってみると問題はありませんでした。（一応シミュレーションはしましたが・・）まあ、安定に動作しています。この特性をいしいち掲載しても、さすがに単調でうざったくなるので、今回は省略します。要は前節の結果と同じということになります！

＜やっぱり苦闘の日々--Ｃ/Ｎ改善はたいへんだ＞　【2004.12.18】

　なんとなーく↑で決まったかなと思ったのですが、細部を見ていくとｐｗｚ的には気に食わない部分も出てきました。ということで、すこし、時間をかけながらループの定数をいじっています。

　さて、位相比較周波数１００ｋＨｚでＭiｄバンド（55-66ＭＨｚ近辺）の実験をやっています。ループ定数の最適条件がクリティカルで、10ＭＨｚ以上の周波数帯域を単一の定数で「サボる」のはもしかしたら難しいかもしれません。（でも切り替えるの面倒だ）できるかぎり、定数切り替えはやりたくありません。この辺になると、一応、エクセルで固有周波数をいろいろ変えながらループ定数を計算します。必要なら、系の位相余裕も見ておきます。

　それでもＰＦＣ（位相周波数比較器）が優秀だから、えっちらおっちら、ロックだけさせるのだったら簡単です。145163なんか使って、ロックが時々外れるなんて駄作を平気で作っていた頃が恐ろしいです。そんな系の周波数ステップ収束特性、Ｃ/Ｎなんて、むちゃくちゃだったのだろうと容易に想像できます。（雑誌にも、なんかループフィルタの値をぱくって、条件の全然違う回路にへーきで使ってるものがあったけど、今見ると、ちょっと恥ずかしくなります。

ループ定数と実際のＣ/Ｎ評価

ループフィルタの定数はＲが2種、Ｃが1種ですが、
それが系に及ぼす影響は多大なるものがあります

　上図のように、時間をかけながら、特性のいいところを手探りしています。ハムバンド程度のピンポイント周波数（ＢＷ：2ＭＨｚくらい？）なら楽勝なのですが、帯域を広げるために、「楽しくてこずってる」最中です。固有周波数の選定によっては、ノイズスペクトラムが大きく変わるのをみると、大変面白いです。

＜ＰＳの製作とラインノイズ＞　　【2005.1.23】

　やっとこのページに戻ってきました。年末年始、その後もずっと寄り道していたので、「感」が鈍っていなければいいですけど。最近、ＤＤＳがローカルとして市民権を得てきたのか、今回の370Ｇ新年会の製作品も、かなりＤＤＳを使った事例がありました。私は数年前からＤＤＳを無茶してローカルに使ってきて、その利点・欠点が良くわかっているつもりです。次回以降、どこかで、今回の製作において、ＤＤＳ直接ローカル利用をギブアップしなければならなかった理由を、まとめて記述したいと思っています。

　というところで、ＰＬＬですが、実は受信系にＤＤＳ-ＰＬＬブレッドボードをつなぎ込むには、実験用電源が不足していることに気がつきました。マルチ電圧出力の実験用電源を２台持っているのですが、これらから受信系とシンセサイザで共通に電源供給すると、なにかトラブルがあった場合の切り分けに手間取りそうなので、３台目のマルチ電圧電源を作ることにしました。ついでといってはなんですが、−ΔＶのＮｉＭＨ急速チャージャーも空き地に作りこんでしまいました。

　上図は、ＬＭ338を用いた3Ａの12-18Ｖ可変（中央のロータリーＳＷで切り替え）と317や７８シリーズを使った1Ａ固定電圧（12,15,18,21,24Ｖ）とＮＩＭＨチャージャー（秋月キット）をドッキングさせてみたものです。なんの変哲もないものですが、製作物の規模が大きくなるにつれて、こういったマルチ電圧電源が増えてしまい、これ以外に２台、似たような電源を作ったことになります。

　さて、この電源ですが、高ＣＮのシンセサイザをいじっていると、どうもレギュレータを使っていても、その出力のノイズが気になります。今回、それについても、ちょこっと測ってみることにしました。下の写真はその様子です。意外と雑音が多いのと、リップルフィルタの効果の高さに驚かされます。

	７８ＸＸシリーズ 上：7812の出力雑音スペクトラム 下：系の残留雑音レベル SPAN:5kHz CF:2.5kHz RBW=VBW=10Hz REF:-30dBm AC Coupleで観測
	ＬＭ３３８ 上：ＬＭ338の出力雑音スペクトラム 下：系の残留雑音レベル SPAN:5kHz CF:2.5kHz RBW=VBW=10Hz REF:-30dBm AC Coupleで観測
	ＬＭ３３８にリップルフィルタを付加 R-Filの出力雑音スペクトラム （測定系のノイズスペクトラム以下） SPAN:5kHz CF:2.5kHz RBW=VBW=10Hz REF:-30dBm AC Coupleで観測

　使ったリップルフィルタはなんの変哲もありません。ここで使った２ＳＣ1345の単純なやつです。ただ、リップル除去用コンデンサは、ＤＤＳの師匠である、ＪＲ１ＥＯＰ　ＯＭご推薦のサンヨーのＯＳコンデンサを使ってみました。上図から、ＬＭ338は若干（15ｄＢくらい？）ノイズ出力レベルが固定電圧レギュレータより大きいようですが、リップルフィルタを使うとスペアナ残留雑音レベル以下まで抑圧できます。ここでは３０ｄＢ以上は抑圧しているようです。これで、リップルフィルタを用いないと、Ｃ/Ｎのいいシンセができない理由が少しわかったような気がしています。

　次は組み上げたＰＬＬ（３バンドＶＣＯ付）とＤＤＳの結合実験です。

＜とりあえずＤＤＳ-ＰＬＬ＞　　【2005.1.29】

　正月休みは、こつこつＰＬＬの配線をしておりました。というのは、このシステムはＶＣＯが3つで、ＶＣＯ毎に分周比も異なるため、システムとしてまとめて特性を「ぎりぎりと」詰めていく作業を行うには、配線換え、各種設定が面倒なのです。やっぱり、最終形態に近い形でチューンアップを行いたいので、ＶＣＯと分周比の切り替え回路を実装して、瞬時にバンド切り替えができるようにしてみました。ここまでくると、周波数シンセサイザの形が見えてきます。

ＤＤＳ-ＰＬＬシンセサイザのＰＬＬ部分

　上図はＰＬＬ（左下）、分周比エンコード回路（青のＤＩＰ-ＳＷの左）、入力フィルタ３種（左上）、ＶＣＯ３台（右の列）とそれらを切り替える回路からなっています。左上のＳＭＡケーブルはＤＤＳの出力につながっており、この信号がフィルタリングされて、ＰＬＬのreferenceになります。一応この形でケースインしようと思っています。ただ、チャージポンプ/フィルタと３台のＶＣＯは銅版でシールドして、ＴＸからの輻射妨害を防ぐ必要がありそうです。この状態でざっくりとＣ/Ｎを取ってみましたが、95ＭＨｚ帯はちょっとチューンアップが要りそうですが、他のバンドは一発ＯＫでした。さらに特性を追求していこうと思います。

＜ＤＤＳ〜ＰＬＬ〜ＰＳの結合＞　【2005.2.5】

　04年末から、「早く仕上げないとまずいなーー」と思っていた、ＤＤＳとＰＬＬの結合作業が一部完了しました。下の写真は電源の上にＤＤＳユニットを置いて、近くのＰＬＬブロックに基準発振信号を供給している様子です・

各部を結線した様子

　実は、９０ＭＨｚ帯のＶＣＯに若干、ＤＤＳのノイズが残留していたようで、対策をしていました。上の写真右下のＢＰＦブロックは、いずれも３段のＬＣ-ＢＰＦなのですが、９０ＭＨｚ帯は条件が厳しいのか、この程度のＢＰＦではいかなるＤＤＳ周波数でも雑音抑圧ができるというわけにはいかず、もう２段のＢＰＦを外付けしています。

9５ＭＨｚ帯ＶＣＯ出力
ＲＢＷ：10Ｈｚ　ＳＰＡＮ：1ｋＨｚ

　上図はその２段ＢＰＦを追加したときの特性ですが、ＢＰＦを追加することで、周波数を可変しても、この程度のＣ/Ｎは稼げるようになります。これが無いと、ＤＤＳ周波数によっては、スプリアスが増加（といってもせいぜい-70ｄＢくらい）します。したがって、このリファレンス用のＢＰＦ（ＤＤＳ信号のクリーンアップ用）は極めて重要であることがわかります。

＜ほぼ完成の見通し＞　【2005.2.26】

　知らない間にＥ320がＥ350になってＤＯＨＣ化されています。実際には必要十分なパワーでも、このくらいの額を出すことを考えると,競争力維持のためには、「カタログスペック」も重要なのでしょう。しっかし、同じような表示パワーでも国産車の場合はパワー感の無いこと無いこと！

　さてさて、本題ですが、だいぶ時間が経ってしまいました。とりあえず、ＤＤＳ-ＰＬＬは局発として採用できそうだという見通しがたちました。結局、ハイバンド（95ＭＨｚ帯）だけ、４連のＢＰＦを突っ込みました。安易にやるとロスが出るので、１段目と２段目に2ＳＫ241のアンプをかましたバンドパスアンプの構成にしました。この電源はゴージャスにもリップルフィルタをおごってあります。ＭＩＤ/ＬＯＷバンドはリレーでスルーするようになっています。これを以下に示します。

外付けバンドパスアンプ（スルー回路付）

　実は、おまじないというのは、ＤＤＳの出力をＥＦで受けていますが、その出力とＢＰＡの間にＡＴＴを入れてることです。上の写真の左側のＳＭＡコネクタのあたりに抵抗が見えますが、これが7ｄＢのＡＴＴです。これ無しでは、どうもＶＳＷＲが悪く、ＤＤＳの出力バッファ（ＥＦ）とＢＰＡを直接つなぐと、ＰＬＬ（ＶＣＯ）のスプリアスが増加します。ＥＦのバックアイソレーションを超えて、ＤＤＳに負荷のミスマッチングによる非線形歪みが発生してるのでしょうか？上記ＢＰＡをスルー（ＭＩＤ/ＬＯＷバンド時）にしたときもこの7ｄＢＡＴＴは挿入されており、ＶＳＷＲの改善に一役買っています。

ＬＯＷバンド上限（56ＭＨｚ）のＶＣＯの近傍Ｃ/Ｎ
SPAN:1kHz RBW:10Hz

上図は、外付けＢＰＦを付けないＬＯＷバンドのＶＣＯのＣ/Ｎですが、かなりきれいです。このバンドは３連のＢＰＦだけでＯＫのようです。９5ＭＨｚ帯の場合は、ＢＰＦが必要になったのですが、これはループゲインの減少による、雑音抑圧能力の減少・・と捉えればいいのかもしれません。

　実は、このユニットがうまくいったので、昔に作ったＲＸ系につなぎこんでみました。ラフな感じでは、感度劣化もなくいい具合です。詳細は今後見ていきますが、ＬＯＣＡＬにこれだけスプリアスが無いので、ＲＸのスプリアスレスポンスは問題ないと思います。ＲＸＩＮあるいはＩＦに落ちる雑音が心配だったのですが、杞憂だったようです。

＜いっかいまとめとたわごと＞　【2005.3.4】

　このアイテムの最後に、ＤＤＳ-ＰＬＬ回路の最終ブロックを示しておきます。コア部分の回路図は、ＰＬＬの実験ページに示したものと変わりありません。こんなマニアックな回路なんて、マジに真似する人も居ないでしょうから、ブロック図だけで十分だろうと勝手に判断しました。　

　色のついているところが多少なりともノウハウのある部分です。まとまりはありませんが、１年間の長きにわたって、少しずつ書き加えてきました。一応、この形で3.5-22ＭＨｚ(連続）と50ＭＨｚ帯がカバーできることになります。ＨＦハイバンドは使う機会もほとんど無いし、この帯域の放送受信もしないと思うので、結局省略してしまいました。

　受信機につなぎこんでの感想ですが、第一に「まったくもって安定」です。まだ、周波数ステップが大きい（300Ｈｚくらいになっている・・いつでも修正できると思って、まだやっていない）ので最終的なフィーリングは解らないのですが、ＶＣＯのＬをたたいても、「こんこん」言うだけで、ロックはまったく外れません。ＤＤＳダイレクト発振のローカル（８バンドＴＲＸ）とほとんど同じ感じです。強力なＰＬＬ制御がかかっています。

　スプリアスも、1ＶＣＯあたり数点にすぎません。もちろんハムバンドは一点もありません。これがＤＤＳダイレクト発振だと、ハムバンド内でも数点あるのが普通（ＢＰＦによるが）ですので、とてもジェネカバなんて不可能ですし、ハムバンド内のスプリアスというのも、結構うっとおしいモノです。これが、まったくありません。このあたりが、ＤＤＳダイレクト発振に比べて、回路規模は大きくなってしまうのですが、ＰＬＬのいいところです。

　ＤＤＳダイレクト発振の場合、下図のように、結構なスプリアスを撒き散らすもんだから、フィルタリングを厳重にしないと、受信帯域やＩＦ帯域にスプリアスが飛び込むのです。

下側ローカルの場合

　ＤＤＳ-ＰＬＬといえど、ＤＤＳを逓倍しているようなものだという人もいるようですが、ＰＬＬのループによる雑音抑圧の効果を見逃すことはできません。おまけに、今回のシステムはＤＤＳの出力にも厳重なＢＰＦを入れて基準信号をクリーンアップしていますから、効果はさらに良好になります。ＤＤＳダイレクトローカルのＣ/Ｎが平均70ｄＢとすると、２０ｄＢｍ出力のＤＤＳダイレクトのローカル信号がＩＦや受信帯域に飛び込むなら、70ｄＢ程度(以上？）の減衰量の確保できるフィルタが必要になります。まあ、ＩＦへのダイレクト飛び込みはミクサーのローカル to IF アイソレーションも期待してもいいのかもしれませんが、ＲＦダイレクトは、ローカル供給先のミクサーで発生するので致命的です。

　こんな、無信号時にスプリアスが「ばんばん」受信できる系では、強信号がひしめいた場合、スプリアス受信の増加はたいへんなものになるでしょう。ＤＤＳダイレクト発振ローカル（ただし、出力ＢＰＦを厳重にした場合は別）が実用になるのは、ローカル信号の極めて小さくていい、またＩＦゲインも少ない「小ぶり」なシステムだけでしょうね。ただし、ＤＤＳもＤＡのビット数が１６ビットとかになって、これでクロックが500ＭＨｚなんてＦＢな石（アナデバなら作ろうと思えば作れると思います）が安く手に入れば、話は別です。