ＨＦ-50ＭＨｚＴＲＸの局部発振器に何を使うか、まだ迷っています。ＰＬＬにするか、ＤＤＳで無理するか・・・・思案のしどころですが、ここは、ちょっと寄り道して、発振器の雑音を測ってみることにしました。スペアナのＣ/Ｎがそんなに良好なものではないので、精密には測れませんが、いろいろな局部発振器の雑音の違いは見ることができましたので、まあ、よしとしましょう。
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まずは5ＭＨｚ帯ＶＦＯのスペクトラムです。Ｊ-ＦＥＴを用いたごく普通のものです。
ＳＰＡＮ：2ｋＨｚ
ＲＢＷ：10Ｈｚ
300Ｈｚ離れで78-80ｄＢ落ちていますが、意外と雑音があるのだなーーーという感じです。それでも、0.3-2ｋＨｚに落ちる雑音は22ｄＢアップの約-60ｄＢなので、この雑音は耳では検知できないでしょう。
ＶＦＯコイルはトロイダルです。
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ためしにアナログＳＳＧの信号を見てみました。アンリツＭＧ523（左）とＪＲＣの自衛隊御用達のやつ（右）です。
周波数は50ＭＨｚ帯ですが、これも意外とノイジーです。しかし、実際に聞いてみると、別に変な音が出るわけではなくピュアなトーンです。
ＳＰＡＮ：5ｋＨｚ
ＲＢＷ：30Ｈｚ |
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次はＨＦ-50ＭＨｚ８バンド機のＤＤＳの信号（右）とＰＬＬ局部発振器のスペクトラム（左）を見てみました。ＤＤＳの周波数は10.7ＭＨｚです（右）
ＤＤＳはびっくりするほどきれいです。これをリファレンスにした41ＭＨｚのＰＬＬが左側です。左のＰＬＬには側波帯があるように見えますがこれは50Ｈｚ（恥ずかしいけど、実際には聞こえません）これを除けば、ＰＬＬのサイドバンドノイズも少ないように思います。<注1>
ＳＰＡＮ：5ｋＨｚ
ＲＢＷ：30Ｈｚ
<注1>
この波形をあとで詳細（ＲＢＷ＝10Ｈｚ）にみたところ、50Ｈｚ成分は-45ｄＢでした。あと15ｄＢは低減する必要がありそうです。（聞こえませんが） |
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さて、上のＤＤＳをもう少し詳細に見てみます。スパンとＲＢＷを狭めて観測です。周波数は10.7ＭＨｚ近辺です。
秋月のＤＤＳ恐るべし！アナログＶＦＯよりはるかに近傍雑音は少ないです。もっとも、ＤＤＳの出力は水晶発振器そのものですから、当たり前といえば当たり前ですか・・・・・
これなら、局発にＤＤＳダイレクト利用が可能です。
もっとも、ワイドスパンで見ると打ち切り雑音のオンパレードで、これが受信周波数帯やＩＦ周波数に落ち込まないように厳重に帯域制限を掛ける必要がありますが。
ＳＰＡＮ：2ｋＨｚ
ＲＢＷ：10Ｈｚ
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これは秋月ＤＤＳ×3の出力です。周波数は41ＭＨｚ帯で、50ＭＨｚの8バンドＴＲＸの局発出力です。やっぱり、少しざわざわしてきますが、ＶＦＯよりはるかにきれいなスペクトラムです。
当時はＤＤＳの3逓倍なんて、とんでもない荒業と思っていましたが、意外と結果オーライだったことが解ります。
ＳＰＡＮ：2ｋＨｚ
ＲＢＷ：10Ｈｚ |
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これはＤＤＳにＡＤ9850を用いて、若干オーバークロック気味（170ＭＨｚでドライブ）の局部発振器です。周波数は30ＭＨｚ帯です。×2-10.7＝50ＭＨｚ という感じで作ってみたものです。
ごらんのように、十分ピュアなので、まったく問題は無いと思います。ちょっと二本ほど角が出ていますが、これは100Ｈｚ（ハムの高調波）ですので、やる気があれば除去可能でしょう。
ＳＰＡＮ：2ｋＨｚ
ＲＢＷ：10Ｈｚ |
【2003.6.8】
ＤＤＳは近傍Ｃ/Ｎはいいのですが、広帯域のノイズが多く、この処理に苦労させられます。以前の８バンダーでは、厳重なＢＰＦをかまして、受信/ＩＦ帯域に落ちる雑音を低減していましたが、やっぱり、ある程度ＤＤＳの周波数と、ＩＦなり受信周波数が「離れて」いないとＢＰＦで減衰させることはできません。たとえばアップコンバージョンでＩＦを45ＭＨｚにとって、3.5ＭＨｚ帯を受信しようとすると、ＤＤＳは48.5ＭＨｚになり、かなり雑音抑圧に苦労しそうです。
こんなことを考えるから、なかなか、構成が決まりません。また、横道にそれますが、昔、真空管でトライしたときに使っていたＶＸＯがあったので、ちょっと近傍雑音を測ってみました。 実際に周波数可変できる領域を0.3％とすると、
| 周波数 |
VXO周波数（ＭＨｚ） |
可変幅（ｋＨｚ） |
| 3.5 |
48.5 |
145 |
| 7 |
52 |
156 |
| 14 |
59 |
177 |
| 21 |
66 |
198 |
| 50 |
95 |
285 |
となって、けっこう実用的な値が得られます。実際には0.5％くらい変化できますが、そこまで動かすとちょっと安定度が心配です。近傍Ｃ/Ｎも悪くなります。ただし、0.5％くらい動かしてこれをＶＣＯの代わりにして、安定なＯＣＸＯ基準でＰＬＬを掛けるというのも面白いかもしれません。ただし、周波数微小可変のリファレンスにはＤＤＳを用いるという「大げさ」なことになりそうですが・・・・・・・・・こうすると、帯域外雑音、Ｃ/Ｎともに問題ないと思われますが、ただ、可変帯域が狭くなってしまうのが欠点です。なかなか「帯に短し、たすきに長し」で決定案がありません。
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59ＭＨｚ帯のＶＸＯのスペクトラム
50Ｈｚの高調波以外はけっこきれいです。100Ｈｚが-72ｄＢくらいで出ています。バラックセットなので、抑圧はそう難しくないと思います。
可変範囲を大きくとると、Ｃ/Ｎも劣化してくるようです。
ＳＰＡＮ：2ｋＨｚ
ＲＢＷ：10Ｈｚ |
【2003.7.20】
時間の取れない中、細切れの時間を利用して、発振回路ユニットを作っては壊しています。まだＶＣＯに仕上げる気は無く、どんな回路が低雑音になるのか実験的に確かめているところです。ＰＬＬも掛けていないので、当然、Ｃ/Ｎは変わってきますが、単独の発振器の素性がよくなければ、トータルとしての雑音特性の向上は望めません。ここでは、気ままに各種回路の雑音レベルを測っていこうと思っています。偶然に、雑音特性がいいものが見つかれば、ＰＬＬを掛けてみようか・・・・ってな、かなりgatenな手法です。
最初はコルピッツ回路や、反結合回路（？）やらいろいろ試してみました。しかし、意外に近傍雑音の発生が多いように感じ（ＤＤＳのノイズばかり見ていたせいかな？？？）、これでいいのか良くわかりません。たまたま、ＪＡ9ＴＴＴ/加藤さんのページを見ていたら、Ｔｈｅ ＣＤＧ2000 Ｔｒａｎｓｃｅｉｖｅｒというプロジェクトで、超高性能トランシーバを作っている様子が紹介されていました。中身をみると、当然のことながらＬｏｗ-Ｎｏｉｓｅ ＶＣＯについても言及があり、回路図も載っています。
回路図は超複雑（バンド切り替え用の付加回路が大きい）なのですが、発振回路だけ取り出すと、意外と簡単です。ＡＯＲ 7030にも使われている回路らしく、２つの共振器の一方がＱマルチになってＣ/Ｎを改善するというものらしいです。面白そうなので、ちょっといたずらして作ってみることにしました。
発振回路とバッファ
オリジナル回路からちょっと変更していますが、一発で動いて、一応安定度もよさそうです。ということで、フリーラン状態でスペクトラムを見たのが下の写真です。
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フリーランの63ＭＨｚ帯の発振回路を１スイープで記録しています。さすかに63ＭＨｚ帯において、ＳＰＡＮが5ｋＨｚで平均化処理ができるほどの安定度はありません。
Ｆｏ：63ＭＨｚ帯
ＳＰＡＮ：5ｋＨｚ
ＲＢＷ：30Ｈｚ
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１ｋＨｚ離れで、約-86ｄＢ/30ＨｚＲＢＷですから、Ｃ/Ｎは-101ｄＢｃ/Ｈｚ＠1ｋＨｚ offsetということになります。この値がいいのか悪いのかは良くわかりませんが、フリーランで測ったデータをあまり見たことがないので、ＰＬＬ化したあとで再測定しようかと思っています。
ただし、下図に示すごとく、いい加減な立体配線と、なによりもコイルにＦＣＺ80のコア抜けを使っているので、もうちょっとＱの高いＬを使ったら別の結果になったかもしれません。ただ、電源系は実験用のＬＭ317のものにさらにＴＲで組んだリップルフィルタをかましていますので、ある程度のところまではきていると思います。
また、冒頭のＪＲＣやアンリツのアナログＳＳＧに比べたら格段にいい雑音特性なので、いろいろチューニングしていけば十分期待はできそうです。（ＦＣＺ80を一個使った発振回路ではここまで低雑音にならないことは確認しています）
Ｌｏｗ Ｎｏｉｓｅ（？）発振回路の外観
上のコンデンサはＴＲリップルフィルタ用
左はＦＣＺ80×2
＜追加１＞ 【2003.8.8】
このＶＣＯの原回路を良く見てみると、下側コイルに装荷されてるＣ＝10ＰＦが気になりました。これは、片側のコイルには2ＳＫ125がゲート接地で接続されているため、その容量とバランスを取って、同一共振周波数にしているのかな？と思いました。そこで、本回路も一回組みなおして、10ＰＦを追加してみましたが、どうもＣ/Ｎが劣化してしまいます。そこで、コイルのコアで共振周波数を下げてみることにしました。この様子を下図に示します。
組みなおしたＯＳＣ外観
上のコイルがマルチプライヤーコイル？コアを追加して
下のコイルと同一の共振周波数に調整している
このようにして、コアを調整しながら、Ｃ/Ｎの良好な点を探してみました。すると、ある点で、すーーとＣ/Ｎの下がる点が見つかります。それが下の図です。推定、105ｄＢｃ/Ｈｚ＠1ｋＨｚｏｆｆｓｅｔという感じでしょうか？ＰＬＬのかかっていない自励発振器のフリーラン測定では、いままで見たことの無いようなきれいなスペクトラムです。それも68ＭＨｚという高い周波数で！ 上のスペクトラムに比べて、格段にノイズの減っているのが見て取れます。
ただし、これをＶＣＯにして、ノイズの少ないＶａｒｉ-Ｃａｐを探して、ＰＬＬ化するのは、ちょっとホネがおれそうです。しかし、なんとかこれでアップコンバージョンの見通しが得られたような気がします。
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組みなおしたＯＳＣのＣ/Ｎ特性
1ＫＨｚ離れではスペアナのダイナミックレンジを越えてしまっている。-90ｄＢｃ/30Ｈｚ以下になっていそうなので、-105ｄＢｃ/Ｈｚ以下であると言えそうである。
Ｆｏ：68ＭＨｚ帯
ＳＰＡＮ：5ｋＨｚ
ＲＢＷ：30Ｈｚ
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＜Ｃ/Ｎの改善＞ 【2003.11.20】
もう一台、同じ回路で発振器を作ってみました。
だんだんと、回路図も頭の中に入ってきたのか、製作にかかる時間も少なくなり最短で配線できるようになりました。結果的に、Ｃ/Ｎも向上したように思います。
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もう、1ｋＨｚ離れではスペアナの残留雑音以下になってしまいました。
ＲＢＷ：30Ｈｚ
ＶＢＷ：10Ｈｚ
-106ｄＢＣ/Ｈｚ＠1ｋＨｚ
ということでしょうか |
上図をみると若干の50Ｈｚ成分が残っているような気もしますが、ＰＬＬ化していく途中で最適化をしたいと思っています。気になるのは、スペアナの残留雑音は-107ｄＢＣ／Ｈｚらしいので、もう、測定限界かもしれません。
【2003.11.29】
ちょっとここで、ＰＬＬによる近傍雑音の変化を見てみます。ＶＣＯは上記のＦＣＺ-80を使ったものではなく、Ｔ-37-10に数回巻いた別物のＶＣＯです。この雑音は上記のＦＣＺ-80を使った発振器よりかなり大きく、これと同じかちょっと悪いくらいです。
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実験バラックセット
ＰＬＬはＭＣ145163で、基準ＯＳＣは10.24ＭＨｚと20ＭＨｚと外部入力が選択可能
10.24/20ＭＨｚの基準発信用Xtalは+/-500Ｈｚ程度ＶＣで可変可能。
基準分周は1/512、1/1024、1/2048、1/4096に可変できる。
下はＶＣＯで、シールド版でコイルをアイソレートしている。回路は上記の発振器と同じ。ただし、周波数可変範囲はまだ3ＭＨｚと少ない。また、片側のバリキャップしかコントロールしていないので、Ｑマルチ効果が発揮できてるとはいえない。あくまで評価用。
内臓ＣＰと、φＲ、φＶの出力をＯＰアンプでフィルタリングする２系統を用意。 |
ＭＣ145163はパラレル入力なので、いまだに使いやすく、また、なんと言っても動作周波数が高いため、構成が簡単になります。ＶＤＤ：9Ｖでは入力80ＭＨｚまで楽にカウントします。惜しむらくは、リファレンスカウンターの最小値が1/512なので、位相比較周波数をあまり高くとることができません。1/128、1/256の分周比があれば、もっと便利なのですが。基準発振は20.48ＭＨｚで40ＫＨｚの位相比較周波数になります。本当は100-200ｋＨｚに取りたいのですが、機能の無いものは仕方ありません。やれるところまでやってみます。
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Ref:39.0625kHz Fo:80Hz
Span:5kHz RBW:30Hz VBW:100Hz Average:10
チャージポンプ出力にラグリードフィルタを接続
ほとんど雑音抑圧効果が無いように見えるが、40Ｈｚ以下では抑圧しているのでしょう。 |
Ref:39.0625kHz Fo:400Hz
Span:5kHz RBW:30Hz VBW:100Hz Average:10
φＲ/φＶ出力にＴＬ082を使ってチャージポンプとアクティブフィルタを構成
２００Ｈｚ以下の近傍周波数の雑音成分は左図に比べて抑圧されているように見える。 |
上図をみると、教科書どおりの雑音抑圧の様子が伺えます。ただ、右はＯＰＡにあまり低雑音とはいえない石を使ったせいか、若干雑音が増加しているようにも思います。ラグリードフィルタで、右の条件が設計できるといいのですが、計算上、あまり高いＦｏでは設計できません。アクティブフィルタのほうが、圧倒的に自由度が高いのですが、雑音とのトレードオフをどこにおくかを考えないといけないようです。 しかし、左右の図の600Ｈｚ離れのスプリアスは何か不明です。Ｆｏを上げると頭をもたげてくるので、ループ内で発生していることは確かなようですが。
さて、周波数可変範囲を大きく取るためには、バリキャップに掛ける電圧範囲が大きい方が有利です。また、小容量（Ｖｒは高い）の方がＱが高くなりますので、高い電圧を扱いたくなります。ラグリードフィルタの場合、扱える電圧はＰＬＬのチャージポンプの電圧範囲で制限されますから、ＭＣ145163の場合、0.5-8.5Ｖくらいでしょう。これでは電圧範囲が少ないことは否めません。そこで、電源電圧を比較的自由に設定できる、ＯＰＡでチャージポンプとアクティブフィルタを兼ねる回路方式が有効になってきます。
上図のような構成ですが、このようにすると、単電源でも動作し、電源電圧近くまでＶＣＯ制御電圧が得られます。ということで、上図のＴＬ082を他の使いやすいＯＰＡに置き換えることを考えます。ＴＬ082では近傍雑音が多そうで、もう少しなんとかしたいと思ったからです。そこで、手持ちのＯＰＡの中から、ピックアップして、スペクトラムを測ってみました。
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ＯＰＡ：ＮＥ5532ＡＰ
低雑音：5ｎＶ/√Hz (1kHz)
SR:9V/μｓ
Ref:39.0625kHz
Fo:400Hz
Span:5kHz RBW:30Hz VBW:100Hz Average:10
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ＯＰＡ：LF356
雑音：12ｎＶ/√Hz (1kHz)
SR:12V/μｓ
Ref:39.0625kHz
Fo:400Hz
Span:5kHz RBW:30Hz VBW:100Hz Average:10 |
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ＯＰＡ：LF357
雑音：12ｎＶ/√Hz (1kHz)
SR:50V/μｓ
Ref:39.0625kHz
Fo:400Hz
Span:5kHz RBW:30Hz VBW:100Hz Average:10 |
雑音特性に一番利くのはＯＰＡの発生する雑音だろうと思ったのは、ラグリードフィルタに比べてＴＬ082の近傍スペクトラムが盛り上がっていたからです。そこでＮＥ5532という、低雑音ＯＰＡを持ってきたのですが、あまりいい特性には見えません。（上図参照） はて、ＯＰＡの雑音ってあまり関係ないのかな？と思いながらも、ＯＰＡの個性もあるのかもしれないと（gatenな発想）、ＬＦ356に換えてみたら、だいぶ素直な特性になりました。ちなみにＬＦ356の雑音はＴＬ082の半分です。ただ、Ｆｏ：400Ｈｚにしては、雑音抑圧の様子がはっきりわかりません。
こんどは、もしかしたら40ＫＨｚもの位相比較周波数でまともに動かすには、立ち上がりが早くないとだめなのではと思って（要はＰＤの出力に追随する能力が高いということ）、雑音はＬＦ356と同じだが、スルーレートが４倍のＬＦ357に置き換えてみました。結果は、上の写真に示すように、見事に雑音抑圧を果たして、ものすごくきれいなスペクトラムを得ることができました。ＬＣ発振回路の元の雑音特性を考えると、たいへん満足です。これならＰＬＬの効果を十分満喫できる結果だと思います。実際のＬＣ発振器は先に示したように、これもかなり低雑音化されているので、こいつでＰＬＬを構成するとどのようになるのか楽しみです。
＜90ＭＨｚ帯ＶＣＯへの拡張＞ 【2003.12.6】
ところで、50ＭＨｚ帯のローカルは95-99ＭＨｚになりますが、周波数が上がるとＶＣＯのＣ/Ｎが心配です。とりあえず、以下の回路で88-94ＭＨｚまで可変できるようになったので、詳細な周波数合わせは後日やることにして、ＰＬＬ化してみます。個体はこれの同調容量を5ＰＦ、並列に3ＰＦと1S2208のシリーズを抱かせています。今回は２つのコイル共にバリキャップをつけて、同調させています。これにより、片方のタンク回路の容量のみ可変するより、発振回路全体のＱは高く保てるはずです。
バリキャップの可変範囲を縮小したＶＣＯ
6ＭＨｚ程度の周波数変化にとどめた
とりあえず、以前のＰＬＬ回路をそっくり流用して、バラックセットをくみ上げてみました。以下に様子を示します。
とりあえず、つないでみただけのバラックセット
ＶＣＯ出力をμＰＢ581で２分周したが、レベル不足のため
μＰＣ1654でアンプしてからＰＬＬに入力している
こんないい加減なセットアップなので動くかどうか心配でしたが、なんとかへろへろ動作しているようです。
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ＶＣＯ：90ＭＨｚ帯(近傍）
ＯＰＡ：LF357
Ref:39.0625kHz
Fo:400Hz
Span:5kHz RBW:30Hz VBW:100Hz Average:10 |
まあ、雑音は少しは認められますが、ほとんど気にしないでもよさそうです。これで、ＨＦ帯は3.5-23ＭＨｚくらいを２つのＶＣＯで実現し、50ＭＨｚ帯はもうひとつＶＣＯをおごれば、Lo-Noise局発が実現できそうな見通しを得ることができました。最初はＤＤＳを30ＭＨｚ帯で発振させて、ＨＦ帯は1/512して約60ＫＨｚのリファレンスで動作させ、50ＭＨｚはＤＤＳをそのまま３逓倍してしまおうかと思っていましたが、ＬＣ-ＶＣＯのＰＬＬでもなんとかなりそうな気がしています。
＜若干の測定例追加＞ 【2003.12.13】
先のＰＬＬのリファレンスリークをみてみたら-50ｄＢくらいしか取れていませんでした。これでは実用からは程遠いといえます。考えられるのは、有極性のタンタルコンデンサを使ったり、ＯＰＡのばらつきだったりしますが、まずはループフィルタのＣ（０．２μＦ）をタンタルからマイラーコンデンサに変えて見ました。また、ソケットでＯＰＡを交換できるように作っておいたのですが、同じ種類のＯＰＡでもかなり雑音の出方が違うことが分かりました。下に掲げたのは、最悪のケースでしょうか？８本あったＬＦ357の最悪のものを選んであります。ここまで悪いのは１本でしたが、良い方とと同程度のものは３本、のこり４本は若干劣化しているといった具合です。
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ＶＣＯ：90ＭＨｚ帯（近傍）
マイラーコンデンサ使用
ＯＰＡ：LF357
Ref:39.0625kHz
Fo:400Hz
Span:5kHz RBW:30Hz VBW:100Hz Average:10 |
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ＶＣＯ：90ＭＨｚ帯（リーク）
マイラーコンデンサ使用
ＯＰＡ：LF357
Ref:39.0625kHz
Fo:400Hz
Span:100kHz RBW:1ｋHz VBW:3ｋHz Average:10 |
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ＶＣＯ：90ＭＨｚ帯(近傍）
マイラーコンデンサ使用
ＯＰＡ：LF357 (雑音多し）
Ref:39.0625kHz
Fo:400Hz
Span:5kHz RBW:30Hz VBW:100Hz Average:10 |
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ＶＣＯ：90ＭＨｚ帯（リーク）
マイラーコンデンサ使用
ＯＰＡ：LF357 (雑音多し）
Ref:39.0625kHz
Fo:400Hz
Span:100kHz RBW:1ｋHz VBW:3ｋHz Average:1 |
上記の良好なほうの39.0625ｋＨｚ離れのリファレンスリークは-76ｄＢで、それ以上離れたスプリアスは見えないため、この程度であれば、ローカルとして問題ないレベルではないかと考えています。しかし、ちょっと気になるのは、雑音のスペクトラムで、Ｆｏとあまり一致していないような気がします。この辺は再検討の余地がありそうです。
【2003.12.31-2004.1.1】
上記の実験をしていて、ＭＣ145163に限界を感じてきました。リファレンスカウンターの分周比の最小値が512なので、位相比較周波数を上げようとすると、勢い、リファレンス発振器（ＤＤＳを想定）の周波数を上げなければならず、少々厄介です。そこで、ジャンクボックスを見渡してみると、
①モトローラ製のＭＣ145152とパルススワロー方式プリスケーラの組み合わせ
②ＮＰＣ製ＳＭ5158Ａ(単独で200ＭＨｚまでＯＫ）
③秋月のＤＤＳについている位相比較器とＴＣ9198+プリスケーラの組み合わせ
を見つけることができました（実は他の方法も数例ありますが、ここでは省略）。このうち、秋月以外のＩＣはいずれもオークションで入手したため、あまり一般的ではありません。②のＳＭ5158Ａは各カウンタ入力がシリアルなのと比較信号の最小分周比が1050なので、60ＭＨｚ帯では位相比較周波数は約60ｋＨｚが上限です。③は回路の結線が多く、簡単に実験するという感じではないので、結局①で遊んでみることにしました。
ＭＣ145152とプリスケーラ、ＣＰ/ＬＰＦ用ＯＰＡ
極めてシンプルな構成
ＩＣの足はなんと生基板をカッティングしている（慣れると意外と簡単です）
ＭＣ145152という石は、ＴＲ技術誌の１９８７年１０月号のＰ419に記載がありますが、あまりポピュラーなＰＬＬ-ＩＣではありません。パルススワロー型のプリスケーラ外付けで、Ｎカウンタ、Ａカウンタのいずれもパラレル入力という「変り種」ですが、アマチュアがいじるには極めて使いやすい石ではないかと思っています。動作電圧は9ＶまでＯＫで、標準で20ＭＨｚまで動きます。（ＭＣ145163の例を考えるとはるかにオーバードライブできそうですが）。また、リファレンスカウンタも1/8～1/2048と広範囲なので、位相比較周波数の設定も自由度があります。最初はプリスケーラに何を使おうか迷ったのですが、μＰＢ571ＣというＮＥＣの石（東名電子で２７０円）が1/16（17）、1/32（33）、1/64（65）の切り替えができ、500ＭＨｚまで動くので、こいつと組み合わせることができれば、本実験以外の用途にもＧｏｏｄと思っていました。
今風のＩＣなら、ＭＢ1501/2なんてのがありますが、スワローカウンタの分周数が64/128なので、ＬＳＩの分周数制約から、あまり低い周波数（100ＭＨｚ以下）を生成できません（1ＧＨｚ近辺の用途なので当たり前ですが）。
一応、上記のＭＣ１４５１５２/μＰＢ571Ｃの組み合わせで、各カウンタの設定値に従った動作をするところまで確認しました。そこで、多分行けるだろうとＶＣＯをつないでみると、しっかりロックしています。データの少ないＩＣ（ＧｏｏｇｌｅでＭＣ145152を探すと結構ヒットしますが）で、使えるかどうか不安でしたが、なんとかなったようです。実は、ＭＣ145152指定のモトローラのプリスケーラなんてどこを探しても手に入らないので、もし、このμＰＢ571Ｃが使えなければ、せっかく手に入れたＭＣ145152もお蔵入りになるところでした。ただ、コイツはφＲ、φＶしか出力が無いので、ＯＰＡを使わない場合はチャーポンプが外付けで必要になります。
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MC145152+μＰＢ571Ｃ
65ＭＨｚ帯ＶＣＯ（比較的雑音多し）をロック
Span：1kHz ＲＢＷ：10Ｈｚ Average:10
ＬＦ356 Ｆｒｅｆ：160ｋＨｚ （Ｆｏ：未最適化）
とりあえず、ロックさせましたが、Ｓｐａｎ＝1ｋＨｚで観測して、これだけの純度がでれば十分です。ループフィルタの最適化をやってないので、今後の検討が必要です。このままでも、50Ｈｚが-75ｄＢ、100Ｈｚが-80ｄＢまで抑圧できているので、かなりピュアといえそうです。
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＜追 加＞ 【2004.1.4】
正月早々、前年のＰＬＬをいじっています。まずは外部リファレンス入力とＸｔａｌ発振の切り替えＳＷを付けました。これは、ＤＤＳでドライブするためで、ＳＷは単なるメカニカルなスライドＳＷです。また、下図でわかるとおり、ＶＣＯは雑音特性のあまりよくない（雑音抑圧が良く分かるように！）トロイダルコイルむき出しのＶＣＯです。特にシールドはしていません。おまけにバリキャップは片側のコイルにしかついておらず、ＶＣＯの可変範囲である4ＭＨｚもずらすと、相当ＶＣＯのＣ/Ｎは劣化しているものと思われます。ＰＬＬのＦref:160kHzに対してＦｏ：1600Ｈｚで設計してみました。（こんな高い周波数までまともにＬＦ356が動いてるとは思えませんが）
上がＰＬＬ基板で下がＶＣＯ基板（シールド無し！）
近傍のＣ/Ｎは上記写真と大差無いので、ここでは省略します。下の写真で160ｋＨｚのリファレンスリークを見てみます。ご覧のように、まったくノイズレベル以下で、これをスパン5ＭＨｚにしても同様です。これで、基本的なことは分かったので、今度は正式に周波数あわせと、周波数範囲を10ＭＨｚ以上に拡大してみることにします。使うのはいままでで最高の裸近傍Ｃ/Ｎを誇るこれです。3ＭＨｚのロック範囲でほとんどＣ/Ｎの変化が無いので、多分、問題は出ないとは思いますが、最後まで油断は禁物です。
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スプリアス特性
(ΔＦ＝160ｋＨｚにて-84ｄＢ以下）
MC145152+μＰＢ571Ｃ
65ＭＨｚ帯ＶＣＯ（比較的雑音多し）をロック
Span：500kHz ＲＢＷ：3ｋＨｚ Average:10
ＬＦ356 Ｆｒｅｆ：160ｋＨｚ （Ｆｏ：1600Ｈｚ） |
驚くのは、こんなむき出しのＶＣＯで、電圧制御端子に指を触れても、雑音は増加しますが、ロックは全然外れません。強力に？ＰＬＬ制御されているようです。今まで作ったＰＬＬではまったく「ふにゃふにゃ」だったのに比べて大きな進歩？です。
＜周波数拡張＞ 【2004.1.11】
さて、ＬＯＷＮＯＩＳＥ-ＶＣＯを使って一つのＶＣＯの周波数可変範囲を15ＭＨｚくらいまで拡張してみました。下にその様子を示します。
ＰＬＬ回路(左）とＶＣＯ(右）
ＶＣＯの周波数可変範囲は68～50ＭＨｚくらいですが、下の写真に示すように、低域の狭帯域スペクトルは高域に比べて50Ｈｚの高調波の出方が大きくなっています。これが50ＭＨｚになるとさらに大きくなるので、この辺から下は別のＶＣＯでやってみます。ただし、この図のような特性なら、ＬＯＣＡＬとしてほとんど問題が無いのではと勝手に悦に入っています。
リファレンスリークはほとんど見当たりません。というより、観察していると、Ｎ倍波以外にスプリアスは見えないのです。これには、まったくびっくりしています。スパンを広げていっても、「角」はまるで観測されません。
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高域側 狭帯域
Ｆ：66.5ＭＨｚ ＳＰＡＮ：1ｋＨｚ ＲＢＷ：10Ｈｚ |
高域側 広帯域
Ｆ：66.5ＭＨｚ ＳＰＡＮ：2ＭＨｚ ＲＢＷ：10ｋＨｚ |
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低域側 狭帯域
Ｆ：55.ＭＨｚ ＳＰＡＮ：1ｋＨｚ ＲＢＷ：10Ｈｚ |
低域側 広帯域
Ｆ：55.ＭＨｚ ＳＰＡＮ：2ＭＨｚ ＲＢＷ：10ｋＨｚ |
下図に回路図を示します。バリキャップは低電圧時の容量変化の非直線性を嫌って、対向する形にしたのでひとつのＬに対して４本も必要になりました。ただ、これを一本で大きく周波数を引っ張ると、低周波数域でＱの劣化によるＶＣＯのレベル低下に悩まされます。ＶＣＯとアクティブフィルタには必ずリップルフィルタが必要です。これが無いと、３端子レギュレータだけでは、雑音を低減できません。
システムのＦｏは相変わらず1600Ｈｚです。ちなみにＣｉｒｃｕｉｔ Ｍａｋｅｒ 6.0を用いてオープンループでの位相余裕をシミュレートしてみましたが、50-60度の余裕なので、一応安定に動いています。モジュレーションドメインアナライザみたいな希少測定器がないので、過渡応答をスペアナのスロープ検波を使って測定してみるつもりです。
次回は、いままでの実験から得られたＣ/ＮのいいＰＬＬを作るノウハウをまとめてみます。
＜Ｃ/ＮのいいＰＬＬ-ＬＯＣＡＬについて＞ 【2004.1.17】
一連の実験を通じて分かったことをまとめてみます。
①リファレンスはＤＤＳが望ましい。ＤＤＳで周波数の微小変化を実現すれば、リファレンス周波数の制約が少なくなる。
②リファレンス周波数はできる限り高く、また、分周数を減じてループ利得を大きくすることで雑音抑圧効果を大きくできる。ループ利得分だけ雑音低減ができるので、ここに配慮すれば、意外にＣ/Ｎの悪い発振器（というか通常使われるコルピッツや反結合型発振器）でも、うるさいことを言わなければ、十分利用可能である。
③ＶＣＯの電圧制御周波数範囲を大きく取り、Ｖａｒｉ-ＣａｐのＱの良好な領域を使うためには、位相比較器（とそれに続くＣＰ）の出力電圧を増幅できるオペアンプを用いたアクティブフィルタが良さそうである。ただし、入力換算雑音の大きなＯＰアンプは避けること。
④ＯＰアンプのループフィルタを設計するときは、入力抵抗が小さくなるように設計したほうがいい。ここで発生する雑音が抑えられる。ただし、ＰＤ（ＣＰ）のドライブ能力も考慮しないといけないのであまりに小さくできないかもしれない。ただし、一方で、ループフィルタのＣが大きくなってＯＰアンプが発振しては元も子もないので注意すべきである。
⑤一般的な計算式でループフィルタを設計しても、ループの振幅と位相特性をシミュレートしたほうがいい。位相余裕をみることで、系の安定度を推定できる。この辺は、ＣＱ出版の「ＰＬＬ回路の設計と応用」（遠坂俊昭著）が参考になる。また、④の発振についてもシミュレートしてくれるので便利である。私は例のＣｉｒｃｕｉｔ Ｍａｋｅｒを使っている。
⑥リップルフィルタは必須である。ループフィルタのＯＰアンプ、ＶＣＯにはそれぞれ別のリップルフィルタが要る。これがないといくら３端子レギュレータを入れても雑音が残る。
⑦ＰＬＬはできるだけ高い周波数で動作するものが望ましい。単にリファレンス/比較カウンタの高速動作を期待するだけではなく、位相比較器の検出能力が高くなることで、ＶＣＯ雑音を抑圧する制御が高精度化されるからである。ＴＣ5081なんぞを使い100ｋＨｚ以上のリファレンスで動かしてみると、このことが良く分かる。
と、こんなところでしょうか。他に思い出したらそのときに追記します。
また、今回実験はしてないのですが、高速の位相比較器を用いてＭＨｚオーダのリファレンス周波数のＰＬＬも面白そうです。すでにこことここに実施例があります。特にＪＡ１ＭＱＳ ＯＭの例は意欲的で、私もおいおい追試をしてみようと思っています。そこで、有用そうなのがJF3HZB 上保ＯＭの位相比較器で、これはＣＩＴＥＣの内田ＯＭから購入できるようです。私も数個購入させていただきました。実は下の写真のように回路を組んで、動作チェックもしてありますが、これは別の実験で使おうと予定変更しました。そのうちに、こことは違うページに登場すると思います。
ＪＦ３ＨＺＢ上保ＯＭ製作の位相比較器ＴＣＬ2001（中央の44Ｐｉｎソケットの裏側に実装）
とＴＣ9198×2とループフィルタ用ＬＦ356とリップルフィルタ
（これで数100ｋＨｚのリファレンス周波数まで試験できる）
これにμＰＢ565というプリスケーラ（1/4,1/8,1/64）を付けて切り替えることで
ＭＨｚオーダーのリファレンス周波数に対応予定。こいつはある
プロジェクトに流用するつもりです。
＜追加：おまけ＞ 【2004.2.1】
上記の基板にＶＣＯをつけて、ざっくりと実験してみました。Ｆｒｅｆ：1.28ＭＨｚ近辺、フィルタはラグリードでＯＰＡは止めてみました。このＰＬＬ-ＩＣはチャージポンプがついていないので、コンプリＴｒでチャージポンプを外付けしました。ループフィルタは最適化してないからでしょうか、Ｆｒｅｆ：160ｋＨｚに比べて大きく特性が向上するという感じでもなさそうです。これから、時間をかけてチューニングしてもいいのですが、他にやるべきことがくさるほどあるので、限られた時間をこれ以上ＰＬＬだけにつぎ込むのは止めにしようと思います。理由は、先の結果で十分な特性を実現できたと考えているからです。
実験風景
上の基板がＰＬＬ部で下の基板がＶＣＯ（65ＭＨｚ帯）
近傍スペクトラム
ｓｐａｎ：1ｋＨｚ
残留雑音が以前の実験に比べて多めです。
＜ＬＯＷバンド用ＶＣＯの追加＞ 【2004.7.10】
さてさて、しばらく更新が滞ってしまいました。今回も、あまりＮＥＷな話ではないのですが、ＶＣＯが中途半端で終わっていたので、追加します。ところで７月からこの暑さでは、８月を乗り切れるのか心配ですね。
ＬＯＷバンド側はＰＬＬのロック範囲が48.5ＭＨｚから56ＭＨｚくらいあれば、2つのＶＣＯをきりかえて、3.5-21ＭＨｚまで連続受信できるようになります。ＶＣＯの可変範囲は45ＭＨｚくらい（0.5Ｖ）から58ＭＨｚくらい（15Ｖ）に追い込んでみました。これで、ＰＬＬとしてのロック範囲を48-56ＭＨｚにとってあります。ＶＣＯは先につくったものと同様な構成で、ＬにはＦＣＺ-80×2、バリキャップは1Ｔ33（3-30ＰＦ/0-15Ｖ）を対向させて使っています。ただし、タンク回路あたり２本しか用いていません。下の写真はＰＬＬと結合した様子です。
ＰＬＬとＶＣＯの様子
最初は、あまりＱの高くないバリキャップの容量が大きくなると（ローバンド）、特性が大きく劣化するかと心配でしたが、意外とまともな特性です。下図にその雑音特性をまとめておきます。
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高域側 狭帯域
Ｆ：55.5ＭＨｚ ＳＰＡＮ：1ｋＨｚ ＲＢＷ：10Ｈｚ |
高域側 広帯域
Ｆ：55.5ＭＨｚ ＳＰＡＮ：1ＭＨｚ ＲＢＷ：10ｋＨｚ |
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低域側 狭帯域
Ｆ：48.5ＭＨｚ ＳＰＡＮ：1ｋＨｚ ＲＢＷ：10Ｈｚ |
低域側 広帯域
Ｆ：48.5ＭＨｚ ＳＰＡＮ：1ＭＨｚ ＲＢＷ：10ｋＨｚ |
これを見ると、狭い帯域では100Ｈｚ（ハムの第二高調波）がスプリアスになっていますが、-80ｄＢ近辺なので、あまりシビアに考えなくても良さそうです。リファレンスリークは+/-160ｋＨｚに出るはずですが、一応測定限界以下（-83ｄＢ以下）になっています。このレベルであれば、あまりうるさいことを言わずに使えるのではないかと思います。
＜とりあえずでっちあげた95ＭＨｚ帯ＰＬＬシンセサイザ＞ 【2004.9.19】
すこし秋らしくなってきましたが、まだまだ、蒸し暑いですね。私は、運動のしすぎで疲労骨折した疑いがあるので、おとなしく無線部屋に閉じこもっている今日このごろです。
さて、５０ＭＨｚ用のＬｏｃａｌはどうするか考えています。ＰＬＬでやってもいいのですが、どうも高い周波数だと、特性が満足できるか心配です。以前に９０ＭＨｚ帯のＶＣＯとFref=40kHzでやったときは、ちょっと不安定な感じでした。ということで、このシリーズの流れに従ってＭＣ145152でＰＬＬを組んでみました。ＶＣＯは以前に組んだ回路とほぼ同等です。
９５ＭＨｚ帯ＶＣＯをＰＬＬに結合してみた
左は新たに作った95ＭＨｚ帯ＶＣＯ
得られた特性を以下に示します。
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狭帯域
Ｆ：95.05ＭＨｚ ＳＰＡＮ：1ｋＨｚ ＲＢＷ：10Ｈｚ |
広帯域
Ｆ：95.05ＭＨｚ ＳＰＡＮ：1ＭＨｚ ＲＢＷ：3ｋＨｚ |
うーん、狭帯域側の残留雑音が以前に比べて5ｄＢくらい多い感じです。160ｋＨｚのリファレンスリークは87ｄＢくらいなので問題ないとは思います。もっとも、受信帯域ではＳ/Ｎ＝60ｄＢ以上取れますし、ＩＦ帯域はローカルから、かなり離れているので、あまり問題にはならないとは思いますが・・・・なんか釈然としません。もっと、ビシッと雑音抑圧してくれないかなーーー。 ここはいっそのことＤＤＳで逓倍してみようか（狭帯域なので、ＢＰＦをたっぷりかませば行けるのではないか？）と考えています。
＜ちょこっと周波数シンセサイザのＣ/Ｎ改善＞ 【2004.10.2】
最近、歪みの話に皆さんが興味を持ち始めたようで、各所で実験的検討がされているのは大変すばらしいことです。しかし、みんなが興味を持ち出すと、ＰＷＺは違うことをやりたがる「あまのじゃく」なので、しばらくはシンセサイザをいじろうと思っています。
今回、いろいろなモジュールを作ってみて、個別モジュールは理想的な特性でも、それをシステムに仕上げて、なおかつ個別モジュールで得られた特性を維持しようとすると、結構な苦労が要ることを「いや」というほど経験しました。まあ、近頃とみに反応の鈍くなった「頭」のレストアにはいい機会だったと思っていますが。
話変わって、実は、メインのスペアナが３週間ばかり入院していました。あわや、非常にお高いユニットの交換になろうかというところを、販売元のスキルフルなエンジニアの方に救っていただきました。それも、メーカーなら笑って「修理不能ですね、こんなに古いスペアナは」といわれるのが「落ち」なのに丁寧に格安で直していただきました。このような狭帯域測定が満足にできるスペアナは、現行品ではとんでもない価格なので、大変感謝しています。ヤフオクが全盛で、金さえあればスペアナも簡単に手に入るご時世ですが、やっぱり、あとあとのことを考えて行動しないといけないのは、何につけても同じですね。
さて、本題ですが、上記のＶＣＯの電源系の強化と若干の引き回しの変更で、少し、Ｃ/Ｎがよくなりました。これを以下に示します。
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狭帯域
Ｆ：95.05ＭＨｚ ＳＰＡＮ：1ｋＨｚ ＲＢＷ：10Ｈｚ |
広帯域
Ｆ：95.05ＭＨｚ ＳＰＡＮ：1ＭＨｚ ＲＢＷ：10ｋＨｚ |
ＶＣＯは写真に示すごとく、シールドはまったくしていないため、最終的にはしっかりシールドしますから、もう少しＣ/Ｎもよくなるかもしれません。66ＭＨｚ帯のＰＬＬと比べるとｓｐａｎが1ｋＨｚの狭帯域ではほぼ同等（数ｄＢ悪いかもしれません）、ｓｐａｎが１ＭＨｚの領域では2ｄＢくらい悪いという結果でした。まあ、この程度なら、ＩＦも受信帯域も、局発周波数からとんでもなく離れているので、まったく妨害にはならないと思います。
このあたりまで来ると、やっとアップコンバージョンが見えてきた感じがします。まだ、送信時にはクリアしなければならない懸案がいくつかありますが、一応、解決策は考えてあります。シンセサイザの目処がついたので、そろそろ、２年間中断していたＤＤＳのプログラムを書かないといけません。以前はかなりのところまで作ったのですが、周波数構成を、まったく変更してしまったために、定数は全変更になります。アルゴリズムはそのまま使うつもりですが、さて、どこまで持つやら？？？