赤ドラゴンSDR-TRXの歪補償機能をいじっていて、最近のPAの構成素子であるLDMOS　FETに興味を持ちました。ここでは、どこまでその特性が優れているのか、いろいろいじってみたいと思います。

＜ＱＲＰ　ＬＤＭＯＳ　FET　AMP＞　【2017.12.23】


　実は、ミドルパワーのＬＤＭＯＳを弄っていましたが、ちょっと手こずっているため、一旦中断して頭を冷やしています。その代りといっては何ですが、ＱＲＰなＰＡを作るためのＬＤＭＯＳ　AFT05MS031N　を入手してあったので、そちらを先に弄ってみることにしました。

　このＬＤＭＯＳはもともと赤ドラゴンフルーツＳＤＲをＴＲＸや測定器としてまとめ上げる”ＨＡＭＬＡＢ”という後付の機器のＰＡに搭載されているという話をここで知ることができました。詳細な情報は一切なく、単に品名が明らかになっただけでした。なので、まずは、どんなものなのか規格表から探ってみることにします。ＬＤＭＯＳの説明に関しては、各自がググってください。あまり親切な解説が見当たらないのですが、最近のＲＦのＦＥＴ（コマーシャルの装置に使われている）は全てこのタイプになった感が強いです。

　さて、このチップAFT05MS031Nには以下の特徴があります。

・動作周波数は〜５２０ＭＨｚ
・１ｄＢ抑圧電力は３１Ｗくらい
・ＭＡＸ　Ｖｄｓは４０Ｖ、Ｖｇｓは１２Ｖ
・Ｃｉｓｓ、Ｃｏｓｓ、Ｃｒｓｓは　Ｔｙｐｉｃａｌで１０９、４９．５、１．６ｐＦ
・ＣＷの効率は６０％以上
・ＡＢクラスのリニア増幅も可能
・利得は１７ｄＢ以上＠５２０ＭＨｚ（１５０ＭＨｚ帯で２２ｄＢ程度のデータ有り）
・ＶＳＷＲ６５：１でも素子は破損しない

　だそうです。けっこう魅力的なスペックですね。形状は、

QRPなLDMOS？AFT05MS031N　の外形

底面はソース　固定のためのネジはないのでSMDで半田リフローした銅板のヒートスプレッダーに熱を逃がす構造？
印刷された文字（薄い）を写そうとして露出過多になりリード＆ソースが白飛びしてるのにはご容赦

　で、一見してわかるように、なんとネジ止めの穴が見当たりません。このＳＭＤ（サーフェスマウント素子）は、各種の実装例をググってみると、銅版に直接、リフローで、チップ底面のソースを半田付してしまうような感じです。これを見ると、アマチュアが扱うには極めてバリアーが高そうな実装です。

　ただ、それを差し引いても、高い利得、広帯域動作、対負荷耐力、比較的小さな入出力（帰還）容量と、大変特性が良さそうなことが見て取れます。特にＰＡなのにハイゲインなのはたいへん魅力的です。１５０ＭＨｚで２２ｄＢであれば、ＨＦならば２５ｄＢ以上のゲインは確実でしょうから、いままで3ステージで構成していたＰＡがわずか2ステージで１０〜２０Ｗまで増力できる可能性が出てきます。これは、大変なことで、歪補償とかやるのは、出来る限りＦＥＴの「記憶特性」を抑える必要があるのですが、段数を減らせれば、これに大きく貢献できるからです。また、赤ドラゴンＳＤＲのように出力が３ｄＢｍも出てくるものがあれば、2段のＬＤＭＯＳアンプでなんと２００Ｗｐｅｐも可能になるかもしれません。これって大変すばらしいことです。

　ただ、このQRP-LDMOSのＶｄｓの最大値が４０Ｖというのは惜しいところで、これで出力が制限されてしまいます。電源電圧はＳＳＢの場合、２０Ｖが最大で、これをトランスの兼ね合いで、せいぜいどんなに頑張っても広帯域アンプの場合２０Ｗｐｅｐ以下しか出力が取れません。実は、あまり仰々しく書いてないのですが、規格表にＰｄ＝２９４Ｗという記述が見つかりました。あのＭＲＦ１５０がＰｄ＝３００Ｗですから、それと変わらないって、こんな小さいチップでどういうことなのだろうと、気になります。これが、ＶｄｄのMAX値が１００Ｖもあれば、もっと大きな出力が望めるのですが。とはいってもＰｄ＝２９４Ｗって不思議な記述です。本当にこれだけのＰｄがあるのだろうか？？？

AFT05MS031N　の規格表の一部記述

PD=294Wってどう捉えたらいいのだろうか？

　ところで、ＲＤ１６ＨＨＦ１という私のお好みの三菱のＦＥＴはＶｄｓの最大値が５０Ｖですが、なんと半導体アプコンバージョンTRXではVDD=３４Vでの使用例（２０％以上も「最大定格オーバー！」もあり、この小型ＬＤＭＯＳの耐圧余裕はどのくらいあるのか、興味のあるところです（そのうち、破壊覚悟で電源を２５Ｖ程度で出力を絞り出してみるのも面白いかもしれません）。


　さて、いつもの能書きが多くなってきたので、実機に搭載検討をしてみます。下の写真は、ヒートシンクと基板をねじ止めしてみたところです。ヒートシンクは4個１０００円で落札したジャンクのうちの一つですが、けっこうなフィンの数があるので、２０Ｗくらいのアンプにはよっぽど低能率なことをやらない限り、ファンは要らないのじゃないかと思います。基板はガラエポのナマ基板をヒートシンクにタップでビス穴を切って止めています。これは、ヒートシンク面はＦＥＴのソースに接続されるので、これを基板アース面に戻す構造になっています。ＬＤＭＯＳのマウントの構造に関しては、このあと詳述していきます。

ヒートシンクとカッティングランド基板（ガラエポ）

多くのネジはヒートシンクと基板アース間の電導ロスを減らすため

　さて、次に搭載するトランスについて考えてみます。いろいろ考えられるのですが、入力も出力もＦＥＴ実装時にリターンロスが下がることが重要です。

ざっくりパーツを置いてみた様子

　まず、入力は＃４３材のトランスにインピーダンス比４：１で巻いたコンベンショナルトランス、出力は同じく4対１の伝送線路トランスとソータバランで考えていました。特に意図があるわけでは無いのですが、まずは、実装時特性がどんなものになるか見ようと思っていました。

インプットトランスの歪確認

＃６１材の大型コンベンショナルトランス（黄色）と比較してみた。１Wアンプの出力に５００ΩのATTをかまして測定
＃４３は若干の歪の劣化が認められるが、これがハイバンドだと無視できなくなることがある

　以前に＃４３材の場合、トランスで若干の歪が出ることがあったので、＃６１材のトランスを使ってＩＭＤを測って＃４３材と比較してみました。50Ω側は２ターン側をつなぎ１ターン側をＦＥＴのゲートバイアス回路に繋いだ状態で、５００Ωプローブで測ってみました。これを見ると、＃４３材でも＃６１材と同じように使えるという感触（但し１４ＭＨｚだけしか見ていませんが）を得ました。-----実はここまではインプットトランスは＃４３材のコンベンショナルトランスでやろうとしていたのですが、突然、方向転換で、伝送線路トランスに変えてしまいました----理由は、ま、「気まぐれ」です（笑）。

　以下、インプットトランスとアウトプットトランスを伝送線路で組んだ場合の「トランス単体」のリターンロスを以下に示します。

�@インプットトランスのリターンロス

FT82#61にツイストペア１１回のフロートバラン構成　高域のRLがよくない
（注）青線がリターンロス＝∞を示している。黄線とのレベル差がリターンロス値になる





�Aインプットトランスのリターンロス

FT82#61を３個スタックにしてダブルツイストペア１１回のフロートバラン構成
高域のRLが�@に比べて改善　　これはインプットトランスとして特性を見たが、アウトプットトランスの１：４変換に使った
（注）青線がリターンロス＝∞を示している。黄線とのレベル差がリターンロス値になる





�Bインプットトランスのリターンロス

FT82#61に１．５D２Vを１１ｔのフロートバラン構成　さすがに同軸なのでRLは比較的良好
（注）青線がリターンロス＝∞を示している。黄線とのレベル差がリターンロス値になる





�Cアウトプットトランスのリターンロス

FT82#61を３個スタックに１．５D２Vを１１ｔのフロートバラン構成　当たり前だがかなり広帯域化できる
（注）青線がリターンロス＝∞を示している。黄線とのレベル差がリターンロス値になる

　上記写真は巻線にツイストペア、同軸の場合、また、コアはFT82#61を一個と三個スタックの場合のリターンロスについて見てみました。入力トランスと出力トランスに相当する候補の特性を見ています。ツイストペアだとコアが一個の場合、線路長が足りない感じなので、同軸のほうがしっかりリターンロスが下がります。コア３個のツイストペア�Aは出力整合回路（４：１）に、コア３個の同軸巻線�Cは出力のソータバラン、コア一個の同軸�Bは入力のソータバランに使えそうです。

　さて、上記の様子から、まずは、入出力共に伝送線路型でやってみることにします。Ｃｉｓｓが１００ｐＦ前後と余り大きくないことから、広帯域化がやりやすい伝送線路トランスでのトライになります。もちろん、使う周波数帯によっては、コンベンショナル型のトランスを使うこともあるかもしれませんが、今回は、まずはＬＤＭＯＳがどんな「動き」をするのか確認するために、このような選択をしました。

LDMOSにマウントの様子

リードを固定するための固定チップ（下図参照）は固定していないのでLDMOSと一緒に交換することになる

この図はＬＤＭＯＳを並べてみた様子です。

LDMOSにマウントの様子（断面図）

リードを固定するための固定チップ（上図参照）は固定していないのでLDMOSと一緒に交換することになる
銅フォイルとLDMOSをヒートシンクには固定用のLアングルを介してボルトナットで固定する構造

　この図に至るまで、ミディアムサイズのＬＤＭＯＳのマウントを指南しているＮＸＰのアプリケーションを頼りにしました。ここで気をつけないといけないのは下記の点です。

�@Ｓｏｕｒｃｅは確実にグラウンドに設置することが出来る事。ヒートシンクと基板アース面（ネジによる導通）、ヒートシンクとＦＥＴのソースが確実に接続されていること。
�AＦＥＴ交換の自由度を増すために、ゲートとドレインの接続部分は、基板と分離できる構造とし、ＦＥＴ交換でメイン基板の銅箔が剥離するような事故を防いでみた。
�BＦＥＴの熱を効果的にヒートシンクに「流す」ために、ＬＤＭＯＳのソースを「圧力をかけてヒートシンクに接触させる。具体的にはＬＤＭＯＳの上面をＬアングル等で抑え、ソースが銅箔を介してヒートシンクに十分に密着できるようにする。

　という施策を施します。

LDMOSのアンプの様子

FETのゲートとドレインの結線はまだなされていない　Lアングルを介してボルトナットでFETを固定

　このように、�@〜�Bの注意を守って実装したのが上図になります。ＬＤＭＯＳが抑えのＬアングルの下に隠れてしまって形を楽しめませんがご容赦ください。ＳＭＤの実装をプリント基板以外でやろうとすると、けっこう厄介な話になりますね。下に回路図を書いておきます。バイアス回路が２つのレギュレータをおごっていますが、ここまでしなくても、まったく問題はありません。また、実機のゲートバイアス回路は、ゲートを設置して片側の素子をカットオフさせるためのSWがついていますが、回路図では省略してあります。小型のアンプではあまり必要ないかもしれません。

回路図

あえて利得重視で入力は１：１としてみたがインピーダンス変換比が小さいとCissの影響を受けF特性が悪化する

　次に特性を一部ですが見ることにしましょう。条件はＶＤＤ＝２０Ｖ、Ｉｄｑ＝約２００ｍＡ×２というところです。ＦＥＴの大きさを考えると若干アイドリングを多く流しています。

LDMOSにアイドリング電流（０.２A×２）を通電し実働状態の場合のリターンロス

上記の写真�Bと比較すると、Ciｓｓの影響で高域の特性が損なわれているのが解る。
ただし、�Bの図とは縦軸スケールの違いに注意（�B：１０ｄＢ／ｄｉｖ　　本写真：５ｄB／ｄｉｖ）
（注）青線がリターンロス＝∞を示している。黄線とのレベル差がリターンロス値になる

　アイドリング時のリターンロスが上図になります。ＨＦハイバンド〜５０ＭＨｚに対して、前記の�A？と比べると、大きくリターンロスが悪くなります。実は、今回、ＬＤＭＯＳの特徴の一つである、ハイゲイン特性を確保するために、当初考えていた４：１の伝送線路トランスではなく、１：１のソータバランにしてしまっています。これだとＣｉｓｓと相まって、コーナー周波数が低くなる恐れがあったのですが、「利得重視のセッティング」ということで高域周波数のリターンロスは犠牲にしています。まぁ、ここは、利得を若干犠牲にすれば４：１のコンベンショナルトランスか伝送線路トランスで、ＲＬ　ｖｓ　周波数特性を変広帯域化することは可能です。

アンプのF特性の一例

−３ｄB周波数は６１MHｚ近辺　　周波数が伸びないのはインプットトランスとFETのCissの影響のため
４対１のコンベンショナルトランスでCiss補正のためのLPFを構成すれば、もっと広帯域化は可能　ただし、利得が犠牲になる
（注）青線がTGとスペアナ直結の場合を示す。黄線がアンプ出力なので青線とのレベル差が利得になる

　とりあえず、周波数特性をラフに見てみました。-3ｄＢ周波数は６１ＭＨｚということになりました。やっぱりインプットトランスとＦＥＴのＣｉｓｓによる積分特性が表れています。ここは、ＬＤＭＯＳが周波数特性がいいからといっても、それは個別周波数にチューンした狭帯域動作の場合であって、こういった広帯域ＰＡの場合、ＦＥＴの入出力インピーダンスの周波数固有な特性（周波数で変化する）に広い帯域で整合できるはずも無く、ほぼ、トランスの特性でＦ特性は決まってしまいます。

２−トーン出力信号

LPFはかましていない。１４MHｚ＆１４.０１MHzの２−トーン　意外と高調波が少く見える





２−トーン出力信号のスペクトラム（上記の信号時）

−30dBカップラーとATTをかましているのでレベルの絶対値は不問ということで

　上図は出力ＬＰＦ無しの場合のＰＡの「素」の出力信号です。要するに高調波もダダ漏れの測定です。ま、意外と高調波が少なそうな乱れの少ない波形になっている感じがします。この波形は次に示すＩＭＤ３が−３０ｄＢの時の「最大出力」です。７８Ｖｐｅｐなので１５Ｗｐｅｐというところでしょうか？ＶＤＤが２０Ｖでは、これ以上歪を維持したまま振らすことはできませんでした。周波数は１４ＭＨｚ帯、入力が２Ｖｐｅｐですから、利得は３０ｄＢ以上になって、当初の目論み通り、利得重視の広帯域アンプに仕上がりました。この時の電流は０．８６Ａなので効率は４３％程度になりますか。若干効率を下げ（電流を流さ）ないと利得が取れないようです。


　今回は、実用するかはともかく、実験という位置づけなので、ＳＭＤのＬＤＭＳを使ってみて、その素性を軽く見ることでした。なので、あまり詳しく諸特性を見たわけではありません。ほんのピンポイントの動作確認です。実際に使う段になったら、まぁ、高い利得を実現できたので、ミディアムクラスのＬＤＭＯＳを用いて、２ステージ２００ｗアンプ？が出来るのかどうかを確認したいものです。しかし、そう上手く事が運ぶかどうか・・・・

＜小形ＬＤＭＯＳのシングルアンプについて＞　【2019.2.10】

　以前、ここで小ぶりなＬＤＭＯＳを用いたプッシュプルアンプを紹介しました。そこでの「ウリ」は大きな利得であり、無線機器ＰＡ部の段数を一段減らすことが出来るかもしれない可能性に触れました。一方でＬＤＭＯＳはハンドリングレベルによって利得が変化する（要は直線性がイマイチ？）ので歪特性はあまり良くない・・・てな「予見」を与えていました。この時はプッシュプルで２０Ｗくらいのアンプだったのですが、ふと、「シングルアンプではどんな感じ？」と思って、急きょ弄ってみました。

　まず最初に「どのあたりの出力レンジを目指すのか」決めましょう。このＦＥＴのＶｄ最大値は４０Ｖなので、ＳＳＢに用いるならば、マックスで２０Ｖ振幅までが限界です。もちろん、出力信号に含まれる高調波の具合によっては、２０ＶのＶｄｄだと危ない可能性もありますが、ＬＤＭＯＳってけっこう規格への余裕が大きいようで、よしんば、高調波が盛大にでて、信号振幅が増大しても（シングル動作なのでなおさら心配）、規格の余裕で吸収してもらうことにしましょう。なので、最大Ｖｄｄは２０Ｖ以下としておきます。

　そうなると、現実的なのが５Ｗとか１０Ｗのレベルです。出力側のステップアップを１：４で５Ｗ、１：９で１０Ｗが現実的になります。まずは５Ｗ回路でシングル動作を見て行きましょう。回路図は以下の通りです。

回路図

　出力回路はトロ活にある５Ｗ用のポピュラーな回路です。入力側は４：１でステップダウンしています。ここはＣｉｓｓが１００ｐＦ程度あるので、１：１の入力トランスだと帯域が狭まり、なおかつ全体利得が上がりすぎるキライがあるので、この様にしていますが、利得調整の意味からは１：９でもいいかなと後で思いました。

　まずは、ＦＥＴの搭載をする方法について考えてみます。このＦＥＴは放熱器にネジ止めが出来ないのと、ソース電極が素子の下面と両サイドにちょこっと出ているだけなので、リフローによる実装が最適なのですが、手はんだ、それもカッティングランド工法向けの実装は面倒です。要は放熱をしながら、ソース電極をどう引っ張り出すかに尽きるのですが、ここでは以前の経験を踏襲することにします。

　すなわち、薄い銅フォイル（実は銅テープの裏面接着剤を除去したもの）でソースに接触させ、素子の両端の数ｃｍ幅で基板のアースに導くこととしました。ＦＥＴの発生する熱はソース→銅フォイル→アルミ放熱器と伝搬することになります。ここは以前にはアルミ放熱器と基板アースへの伝導路を多数のビスで確保していましたが、今回はそこまでは行わなくても動作することが分かりました。

ＦＥＴを並べた図

　ＦＥＴはこのように配置します。ここで、ゲート＆ドレイン電極ですが、アースに落ちないようにインシュレータ（ピンク色の素材）で浮かせて取り付けています。ここでクイズですが、このインシュレータの材質はなんだか分かりますか？最近のＵＰでも使ったことがある素材です（笑）。答えは本稿の最後に書いておきます。

ＦＥＴを固定した図

　最終的にはＦＥＴをＬアングルで押さえつけます。圧力の均質化を狙って、ＦＥＴの上面とＬアングルの間に「３ｍｍのプラナット」を挟んでいます。プラスチックの弾力でパッケージに掛かる圧力の均等化ができないかと考えたのですが、効果についてはまったく自信がありません（笑）。

実装図

　これで、部品をカッティングランド工法で実装したのが上図です。小型に実装したので、そもそも基板面積が小さいですから、調子にのって、実装用ランドの面積を大きくしてしまうと、アース面積が減ったり、信号経路に障害が出ますので、そこは注意が必要ですね。しまったと思ったのは、１０Ｗ用にはもう一個トロイダルトランスが要るのですが、場所が無くて実装が難しそうです（苦笑）。小振りな放熱器を選んでしまった咎ではあるのですが。

　組みあがって、Ｖｇｇを０Ｖから増加させて２．５Ｖ付近からＩｄが流れ始めて、出力側に発振波形が見えなければ、まずはＯＫです。このＬＤＭＯＳはゲインが高く、入力側をオープンにすると、盛大に発振することが有ります。くれぐれも入力は５０Ωで終端しておいてください（出力側は言わずもがな）。この状態でＦ特性を見て置くことにします。

Ｆ特性

　１００ＭＨｚまでの特性を見ていますが、入力が−１０ｄＢｍ程度のＦトラッキングでは、利得のうねりは大きいものの、３０ｄＢ内外の利得が得られてしまいました（しまいましたという表現も変ですが）。気を付けないといけないのは、これがフルパワー出力時には、利得は若干減ることになります。それでも２８ｄＢ以上くらいはあるので、すごいと言えばすごいのですが。

　気になる「うねり」ですが、これは入力側の整合の問題であろうと考えています。ＳＷＲが悪いと（整合がうまくないと）Ｆ特性上にこんな感じのうねりが出ることが有ります。ただでさえ、ＳＷＲがあまり良くない状況ですから、これで、入力を１：１にしたら、確実に発振するのではないでしょうか？

　さて、お待ちかねのＩＭＤです。まずは、７ＭＨｚで以下に示します。ＰＥＰでほぼ５Ｗ（３７ｄＢｍ）を目標に測定しています。以下の図以降、IMD測定にはすべて−３０ｄBのATTをかましてあります。

ＩＭＤ（７ＭＨｚ）

　ここではＩｄを少し多く流してＡクラスに寄せてみて、利得の減らない領域で最適ＩＭＤを見てみました。なので、この−３６ｄＢというＩＭＤ３は「そんなに褒められたものでもない」感じがします。なんせ、効率と言えばDC入力が６Ｗ（12V×0.5A）に対して出力が2.5Ｗの42％という領域ですから。また、このＦＥＴは完全にＡクラスに持っていけば、すげーリニアということもありません。以前に書いたように、ゲインの高い代わりに動作は非線形性が多いという傾向が見て取れます。

　以下、似たような条件で３．５〜５０ＭＨｚのデータを示しておきます。５０ＭＨｚになると急激に歪特性が劣化してきます。これは素子の特性からは考えずらく（なんせ５００ＭＨｚで動くと言ってるので）、整合回路になんらかの瑕疵があるのかもしれません。ここは、現象のみ記述し、深堀りについては時間の有るときに行いたいと思います。

　ま、結論から言うと、この小ぶりなＬＤＭＯＳアンプは利得が非常に大きく、うまくすれば、「いままで周波数変換からＮ段で構成していたパワーアンプの段数を、Ｎ−１段で済ますことが出来る効果がありそうだ」ということになるでしょうか。

ＩＭＤ（３．５ＭＨｚ）




ＩＭＤ（１４ＭＨｚ）




ＩＭＤ（２１ＭＨｚ）




ＩＭＤ（５０ＭＨｚ）

＜注＞
　実は一回、入力を解放していて、盛大に発振させたことが有りました。１．５Ａで電流制限を掛けていたので事なきを得ましたが、まぁ、ＬＤＭＯＳは丈夫だなぁという感想です。気が付いた時は、なにやら「におい」が漂っていました。しかし、そんな事件のあとも特性は変化していないようです。

＜Ｑの答え＞
　インシュレータは「紙」です。ピンクの付箋紙を鋏で切って折って使っています（笑）。１００Ｍ位までは問題ない？それともＳＷＲの不整合の理由はこの紙か？確かにこの入力の配線はＳＷＲを乱しそうな様子の接続ではあります（笑）。

(1)NFBをかけてみる

　さて、この石にNFBをかけてみることにします。いずれも出力は５Wｐｅｐとなるようにします。ＮＦＢはあまり深くかけるとかえって動作が不安定なのでかるーく３ｄＢ程度で見ています。周波数は７ＭＨｚのみです。アイドリングはＮＦＢ無し時１２Ｖ/0.3Ａ、ＮＦＢ有り時は同じ出力（５Ｗｐｅｏ）を得るのに0.５Ａまで増加してしまいます。

７MHｚのIMD　NFBなし




７MHｚのIMD　NFBあり

　これを見ると、確かにＮＦＢ量に応じてひずみは改善しますが、なんだか効率ががた落ちになり、ゲインもＮＦＢ量に応じて減少するため、あまり効果的ではないのかな？と思いました。もっとも、条件の考慮漏れの点があるのかもしれませんが。

_{（２）１０Ｗ化}
　ですが、トロ活には１０Ｗに対応した、１：９のインピーダンス整合回路の例がありましたので、５Ｗの１：４のトランスにソータバランチックなコアを付け加えて整合回路を組んでみました。まったく原図通りにやってみたのですが、どうもうまく機能しません。この回路って本当に１：９にインピーダンス変換が出来ているのだろうか、少し気になっていました。ということで、５０/９Ωの抵抗をＦＥＴ側に接続し、リターンロスを簡易的に測ってみました。

出力整合回路のリターンロス

　これをみると、１０ＭＨｚ以下ではＲＬが１５ｄＢ程度あるので、「なんとか動作するでしょう」レベルの特性ですね。このＬＤＭＯＳはＳＷＲ＝６５（６．５じゃないです）に耐えるとあるので、こんなトランスでも壊れることはありません。ただし、軽く様子を見た結果、飽和出力、ゲインのいずれも５Ｗアンプに及ばない（＝１０Ｗのまともな動作にならない）ので、なんだか不思議です。念のため、いろいろ結線を変えてみたのですが、改善の兆しがありません。なので、今回はこれ以上追及するのは止めにしておきます。元回路は、Ｃ１３０７なんていう古典的で利得の少ないＴＲを使っていますが、特性が出ていたのか？・・・ちょっと不思議です。